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鎖相環(huán)芯片PE3293中文資料
鎖相環(huán)芯片PE3293中文資料


１ 主要特點(diǎn)

ＰＥ３２９３是Ｐｅｒｅｇｒｉｎｅ公司生產(chǎn)的一款高性能１．８ＧＨｚ／５５０ＭＨｚ雙模整數(shù)分頻集成鎖相環(huán)，它內(nèi)部集成了脈沖整形電路、鑒頻／鑒相器電路、預(yù)分頻、程序分頻器、÷３２／３３和÷１６／１７兩個(gè)雙模式分頻器、控制電路和鎖相指示等電路。由于該ＩＣ采用了Ｐｅｒｅｇｒｉｎｅ的ＵＴＳｉ ＣＭＯＳ專利技術(shù)，因此，它的寄生輸出成分在整個(gè)工作頻段內(nèi)都極低。ＰＥ３２９３具有以下特點(diǎn)：
●采用先進(jìn)的寄生輸出抑制技術(shù)，具有非常好的相位噪聲特性和較高的頻率穩(wěn)定度；
●具有÷３２／３３和÷１６／１７兩個(gè)雙模式分頻器�熎渲星罢叩墓ぷ黝l率能達(dá)到１．８ＧＨｚ，后者的工作頻率能達(dá)到５００ＭＨｚ；
●功耗很小，采用雙環(huán)工作模式時(shí)，其典型工作電流為４ｍＡ；
●工作電壓為２．７～３．３Ｖ；
●具有２４腳ＢＣＣ和２０腳ＴＳＳＯＰ兩種封裝形式；
●可用于ＰＣＳ基站、ＣＤＭＡ和手持式無線產(chǎn)品中。
２ 引腳說明
ＰＥ３２９３具有圖１和圖２所示的兩種封裝形式�熎渲� ２４腳ＢＣＣ封裝只比２０腳ＴＳＳＯＰ封裝多４個(gè)保留引腳，其余引腳的引腳定義均相同，表１所列是２０腳ＴＳＳＯＰ封裝的引腳定義。

表1 PE3293（以20腳TSSOP封裝為例）的引腳定義

序 號(hào)	名 稱	類 型	功 能 描 述
1	N/C		不連接
2	VDD		電源，2.7～3.3V，需用一個(gè)電容就近旁路接地
3	CP1	輸出	PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動(dòng)
4	GND		地端
5	fin1	輸入	從PLL1（RR）VCO來的預(yù)分頻器輸入，最大頻率為1.8GHz
6	Dec1		PLL1的電源去耦端，有必要用一個(gè)電容就近接地
7	VDD1		PLL1預(yù)分頻器的電源，一般經(jīng)3.3kΩ的電阻連到VDD
8	fr	輸入	參考頻率輸入
9	GND		地端
10	f0LD	輸出	復(fù)用器輸出，包括PLL1和PLL2主計(jì)數(shù)器或參考計(jì)數(shù)器輸出/時(shí)鐘檢測信號(hào)，以及移位寄存器移出數(shù)據(jù)
11	Clock	輸入	CMOS時(shí)鐘輸入，在時(shí)鐘信號(hào)的上升沿，各種計(jì)數(shù)器的串行數(shù)據(jù)將送入21bit的移位寄存器
12	Data	輸入	二進(jìn)制串行數(shù)據(jù)輸入，為CMOS輸入數(shù)據(jù)，MSB先，2bit的LSB為控制比特
13	LE	輸入	負(fù)載使能CMOS入，當(dāng)LE為高時(shí)，21bit的串行移位移位寄存器中的數(shù)據(jù)字將被送入相應(yīng)的四個(gè)鎖存器之一中（由控制比特決定）
14	VDD2	輸出	PLL1預(yù)分頻器的電源，使用時(shí)經(jīng)3.3kΩ的電阻連到VDD0
15	Dec2	輸出	PLL1的電源去耦端，有必要用一個(gè)電容就近接地
16	fin2	輸入	從PLL1（IF）VCO來的預(yù)分頻器輸入，最大頻率為500MHz
17	GND		地端
18	CP2	輸出	PLL1內(nèi)部的脈沖成形輸出，用作外部VCO的輸入驅(qū)動(dòng)
19	VDD		2.7～3.3V電源，需經(jīng)一個(gè)電容就近接地
20	VDD		電源，2.7～3.3V，需經(jīng)一個(gè)電容就近接地

３.ＰＥ３２９３的組成原理
ＰＥ３２９３的功能原理框圖如圖３所示，它主要由２１－ｂｉｔ串行控制寄存器、一個(gè)復(fù)用輸出器以及鎖相環(huán)ＰＬＬ１和ＰＬＬ２組成。每個(gè)ＰＬＬ都有一組除Ｎ的整數(shù)主計(jì)數(shù)器、一個(gè)參考計(jì)數(shù)器、一個(gè)鑒相器以及帶內(nèi)部補(bǔ)償電路的內(nèi)部脈沖成形器，而每個(gè)除Ｎ的整數(shù)主計(jì)數(shù)器則包括一個(gè)內(nèi)部雙模預(yù)分頻器，可用作計(jì)數(shù)和小數(shù)累加。
串行數(shù)據(jù)輸入端Ｄａｔａ輸入的數(shù)據(jù)可在時(shí)鐘Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢ�煟停保叮犠钕容斎耄�當(dāng)ＬＥ為高時(shí)，數(shù)據(jù)送入最后２位地址位所決定的２１ｂｉｔ的移位寄存器的相應(yīng)地址中。圖４所示是ＰＥ３２９３的寄存器位。如果將ｆＬＤ用作數(shù)據(jù)輸出，那么移位寄存器中的Ｓ２０ 的內(nèi)容將在Ｃｌｏｃｋ 的下降沿送入ｆＬＤ，這樣，ＰＥ３２９３和相應(yīng)的器件就構(gòu)成了環(huán)狀結(jié)構(gòu)。



ＰＬＬ１（ＲＦ）的ＶＣＯ頻率ｆｉｎ１的大小與ｆｒ的值有關(guān)，它們之間的關(guān)系如下：
ｆｉｎ１＝[(３２×Ｍ１)＋Ａ１＋(Ｆ１／３２)]×�煟妫颍�Ｒ１��
值得注意的是，為了獲得連續(xù)的信道，必須滿足Ａ１小于等于Ｍ１，而且ｆｉｎ１必須大于等于１０２４倍的（ｆｒ／Ｒ１）。
ＰＬＬ２（ＩＦ）的ＶＣＯ頻率ｆｉｎ２的大小與ｆｒ的值有關(guān)，它們的關(guān)系如下：
ｆｉｎ２ ＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)]×(ｆｒ／Ｒ２)
同理，為了獲得連續(xù)的信道，必須滿足Ａ２小于等于Ｍ２，ｆｉｎ２必須大于等于２５６倍的（ｆｒ／Ｒ２）。
Ｆ１可用于決定ＰＬＬ１的分頻比，如果Ｆ１為偶整數(shù)，那么，ＰＥ３２９３可自動(dòng)化簡分頻數(shù)。比如，Ｆ１等于１２時(shí)�煼�?jǐn)?shù)１２／３２將自動(dòng)化簡為３／８這樣，分母就可能為２，４，８，１６和３２。相應(yīng)地，Ｆ２可用于決定ＰＬＬ２的分頻比。